TMS320C2XX開發(fā)設計中應注意的問題
摘要：以TMS320F206為例，闡述了TMS320C2XX系列DSP芯片硬軟件設計中應注意的問題。著重探討了硬件設計、流水線沖突、中斷資源、閃速存儲器的使用等幾個重點問題。高速數(shù)字信號處理器是當前信息產(chǎn)業(yè)的熱點技術之一，采用最先進的DSP無疑會使所開發(fā)的產(chǎn)品具有更強的市場競爭力。與普通的MCU相比，DSP芯片放棄了馮·諾依曼結構，采用程序存儲器總線和數(shù)據(jù)存儲器總線分開的改進的哈佛結構，獨立的程序和數(shù)據(jù)存儲器空間允許同時存取程序指定和數(shù)據(jù)，因而大大提高了處理速度。在改進的哈佛結構的基礎上，DSP芯片廣泛采用流水線操作減少指令執(zhí)行時間，從而進一步增強了處理器的數(shù)據(jù)處理能力，非常適合于實時數(shù)字信號處理，但同時也給設計者帶來了高頻干擾和流水線沖突等諸多問題。
TMS320C2XX系列DSP芯片結構資源相似，開發(fā)工具相同，因而其開發(fā)設計具有很高的可比性。TMS320F206（以下簡稱F206）是TI公司TMS320C2XX系列的一款高性價比定點DSP，目前已廣泛應用于圖形圖像處理、語音處理、通信及儀器儀表等領域。由于DSP的開發(fā)、應用方式與普通的MCU差異很大，因此探討其開發(fā)設計很有必要。筆者在設計以DSP為核心的產(chǎn)品開發(fā)F206時的幾點心得，希望對正在和即將進行TMS320C2XX列系DSP開發(fā)的同仁們有所幫助。
1 TMS320F206簡介
F206是100引腳的TQFP（正方扁平）封裝，它主要具有如下特點：
（1）處理能力強。若時鐘采用20MHz晶振，則指令周期50ns，運算能力高達20MIPS。DSP芯片采用靜態(tài)CMOS集成工藝制作，采用四級流水線操作，其先進的哈佛結構允許對數(shù)據(jù)與指令的操作同時進行，因而大大提高了數(shù)據(jù)的吞吐率和指令的執(zhí)行速度，特殊的DSP指令系統(tǒng)提供了功能強大的數(shù)字信號處理操作。
（2）片內(nèi)具有32K×16位的閃速存儲器和4.5K×16位的RAM。利用閃速存儲器存儲程序，不令降低了成本、減小了體積，同時系統(tǒng)軟件升級也非常方便；大容量的片內(nèi)RAM可滿足大多數(shù)設計要求，無需擴展片外存儲器，既降低了成本又使硬件設計十分簡潔。
（3）地址映射分為4個可獨立尋址的空間：
·64K字程序存儲器，包含程序執(zhí)行所用的指令和數(shù)據(jù)。
·64K字本地數(shù)據(jù)存儲器，保存指令所用的數(shù)據(jù)。
·32K字全局數(shù)據(jù)存儲器，保存與其它處理器共用的數(shù)據(jù)，或者用作額外數(shù)據(jù)空間。本地數(shù)據(jù)存儲器的上端32K字（8000h-FFFFH）地址空間可用作全局數(shù)據(jù)存儲器。
·64K字的輸入/輸出（I/O）空間，與外部外圍接口，并且包含片內(nèi)外圍寄存器。
（4）資源豐富。F206具有1個同步串行口SSP、1個異步串行口ASP、1個軟件可編程定時器（TIMER）以及大量中斷資源和獨特的JTAG接口等。由于與目標系統(tǒng)之間采用了JTAG邏輯掃描電路接口（基于IEEE1149.1標準），在仿真時不占用硬件資源，且可隨時終止仿真察看CPU內(nèi)部及外設的工作情況，使得程序的調(diào)試和查錯十分方便。通過JTAG端口可向片內(nèi)Flash串行下載程序，無需專門的編程器（XDS510仿真器即具有編程功能），進一步減少了開發(fā)成本，便于開發(fā)設計和產(chǎn)品的軟件升級。
2 硬件設計與調(diào)試
2.1 硬件設計時應注意的問題
F206硬件設計時，應重點注意以下幾點：
（1）時鐘電路。DSP時鐘可由外部提供，也可由板上的振蕩器提供。但一般DSP系統(tǒng)中經(jīng)常使用外部時鐘輸入，因為使用外部時鐘時，時鐘的精度高、穩(wěn)定性好、使用方便。由于DSP工作是由時鐘為基準，如果時鐘質(zhì)量不高，那么系統(tǒng)的可靠性、穩(wěn)定性就很難保證。因此，若采用外部時鐘，選擇晶振時應對其穩(wěn)定性、毛刺做全面的檢驗，以便DSP系統(tǒng)可靠地工作。
（2）復位電路。應同時設計上電復位電路和人工復位電路，在系統(tǒng)運行中出現(xiàn)故障時可方便地人工復位。對于復位電路，一方面應確保復位低電平時間足夠長，保證DSP可靠復位；另一方面應保證穩(wěn)定性良好，防止DSP誤復位。
（3）在DSP電路中，對所有的輸入信號必須有明確的處理，不能懸浮或置之不理。尤其要注意的是：若設計中沒有到不可屏蔽硬件中斷NMI，則硬件設計時應確保將其相應引腳拉高，否則程序運行時會出現(xiàn)不可預料的結果。若設計中用到NMI，也應在程序正常執(zhí)行階段置其相應引腳為高電平。
（4）模擬電路與數(shù)字電路應分開布置，獨立布線后應單點連接電源和地，避免相互干擾。
（5）DSP、片外程序存儲器和數(shù)據(jù)存儲器接入電源前，應加濾波電容并使其盡量靠近芯片電源引腳，以濾除電源噪聲。另外，在DSP與片外程序存儲器和數(shù)字存儲器等關鍵部分周圍建議布上地網(wǎng)，以減少外界干擾。
（6）片外程序存儲器和數(shù)據(jù)存儲器應盡量靠近DSP芯片放置，同時要合理布局，使數(shù)據(jù)線和地址線長短基本保持一致。對于DSP系統(tǒng)而言，應選擇存取速率與DSP相仿的外部存儲器，不然DSP的高速處理能力將不能充分發(fā)揮。DSP指令周期為ns級，因而DSP硬件系統(tǒng)中最易出現(xiàn)的問題是高頻干擾，因此在制作DSP硬件系統(tǒng)的印制電路板（PCB）時，應特別注意對地址線和數(shù)據(jù)線等重要信號線的布線要做到正確合理。布線時盡量使高頻線短而粗，且遠離易受干擾的信號線，如模擬信號線等。
當DSP周圍電路較復雜時，建議將DSP及其時鐘電路、復位電路、片外程序存儲器、數(shù)據(jù)存儲器制作成最小系統(tǒng)，以減少干擾、筆者曾在這個問題上花費大量時間和精力，由于干擾嚴重，DSP根本無法正常工作。后將DSP及其時鐘電路、復位電路、片外程序存儲器和數(shù)據(jù)存儲器制成最小系統(tǒng)，主要信號線通過金手指與其它相應電路相連，結果DSP系統(tǒng)運行正常。
2.2 硬件調(diào)試時應注意的問題
在硬件調(diào)試前，應先對電路板進行細致的檢查，觀察有無短路或斷路情況（由于DSP的PCB板布線一般較密、較細，這種情況發(fā)生概率還是比較高的）。加電后，應用手感覺是否有些芯片特別熱。如果發(fā)現(xiàn)有些芯片燙得厲害，需立即掉電重新檢查電路。排除故障后，接著就應檢查晶體是否振蕩，復位是否正確可靠。然后用示波器檢查DSP的CLK-OUT1和CLK-OUT2引腳的信號是否正常，若正常則表明DSP本身工作基本正常。
2.2.1 保證電源的穩(wěn)定可靠
在DSP硬件系統(tǒng)調(diào)試前，應確保給實驗板供電的電源有良好的恒壓恒流特性。尤其要注意的是，DSP的入口電壓應保持在5.0±0.05V。電壓過低，則通過JTAG接口向Flash寫入程序時，會出現(xiàn)錯誤提示；電壓過高，則會損壞DSP芯片。由于電源電壓過高，筆者曾有過一個上午燒壞3塊DSP的慘痛
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